Circuitos combinacionales digitales
Combinational circuitsconstan de puertas lógicas. Estos circuitos operan con valores binarios. La (s) salida (s) del circuito combinacional depende de la combinación de entradas presentes. La siguiente figura muestra elblock diagram de circuito combinacional.
Este circuito combinacional tiene 'n' variables de entrada y 'm' salidas. Cada combinación de variables de entrada afectará la (s) salida (s).
Procedimiento de diseño de circuitos combinacionales
Encuentre el número requerido de variables de entrada y salidas a partir de especificaciones dadas.
Formular el Truth table. Si hay 'n' variables de entrada, habrá 2n combinaciones posibles. Para cada combinación de entrada, encuentre los valores de salida.
Encuentra el Boolean expressionspara cada salida. Si es necesario, simplifique esas expresiones.
Implemente las expresiones booleanas anteriores correspondientes a cada salida usando Logic gates.
Convertidores de código
Hemos discutido varios códigos en el capítulo denominado códigos. Los convertidores, que convierten un código en otro código, se denominan comocode converters. Estos convertidores de código consisten básicamente en puertas lógicas.
Ejemplo
Conversor de código binario a código Gray
Implementemos un convertidor, que convierte un código binario de 4 bits WXYZ en su código Gray equivalente ABCD.
La siguiente tabla muestra la Truth table de un código binario de 4 bits a un convertidor de código Gray.
Código binario WXYZ | WXYZ Código gris ABCD |
---|---|
0000 | 0000 |
0001 | 0001 |
0010 | 0011 |
0011 | 0010 |
0100 | 0110 |
0101 | 0111 |
0110 | 0101 |
0111 | 0100 |
1000 | 1100 |
1001 | 1101 |
1010 | 1111 |
1011 | 1110 |
1100 | 1010 |
1101 | 1011 |
1110 | 1001 |
1111 | 1000 |
De la tabla de Verdad, podemos escribir el Boolean functions para cada bit de salida del código Gray como se muestra a continuación.
$$ A = \ sum m \ left (8,9,10,11,12,13,14,15 \ right) $$
$$ B = \ sum m \ left (4,5,6,7,8,9,10,11 \ right) $$
$$ C = \ sum m \ left (2,3,4,5,10,11,12,13 \ right) $$
$$ D = \ sum m \ left (1,2,5,6,9,10,13,14 \ right) $$
Simplifiquemos las funciones anteriores usando 4 K-Maps variables.
La siguiente figura muestra el 4 variable K-Map para simplificar Boolean function, A.
Al agrupar 8 adyacentes, obtuvimos $ A = W $.
La siguiente figura muestra el 4 variable K-Map para simplificar Boolean function, B.
Hay dos grupos de 4 adyacentes. Después de agrupar, obtendremos B como
$$ B = {W} 'X + W {X}' = W \ oplus X $$
De manera similar, obtendremos las siguientes funciones booleanas para C & D después de simplificar.
$$ C = {X} 'Y + X {Y}' = X \ oplus Y $$
$$ D = {Y} 'Z + Y {Z}' = Y \ oplus Z $$
La siguiente figura muestra el circuit diagram de código binario de 4 bits a convertidor de código Gray.
Dado que las salidas dependen solo de las entradas presentes, este convertidor de código binario a código Gray de 4 bits es un circuito combinacional. Del mismo modo, puede implementar otros convertidores de código.
Generador de bits de paridad
Hay dos tipos de generadores de bits de paridad según el tipo de bit de paridad que se genera. Even parity generatorgenera un bit de paridad par. Similar,odd parity generator genera un bit de paridad impar.
Generador de paridad uniforme
Ahora, implementemos un generador de paridad par para una entrada binaria de 3 bits, WXY. Genera un bit de paridad par, P. Si hay un número impar de unos presentes en la entrada, entonces el bit de paridad par, P debería ser '1' para que la palabra resultante contenga un número par de unos. Para otras combinaciones de entrada, incluso el bit de paridad, P debe ser '0'. La siguiente tabla muestra laTruth table del generador de paridad par.
Entrada binaria WXY | Paridad par bit P |
---|---|
000 | 0 |
001 | 1 |
010 | 1 |
011 | 0 |
100 | 1 |
101 | 0 |
110 | 0 |
111 | 1 |
De la tabla de Verdad anterior, podemos escribir el Boolean function para un bit de paridad uniforme como
$$ P = {W} '{X}' Y + {W} 'X {Y}' + W {X} '{Y}' + WXY $$
$ \ Flecha derecha P = {W} '\ left ({X}' Y + X {Y} '\ right) + W \ left ({X}' {Y} '+ XY \ right) $
$ \ Rightarrow P = {W} '\ left (X \ oplus Y \ right) + W {\ left (X \ oplus Y \ right)}' = W \ oplus X \ oplus Y $
La siguiente figura muestra el circuit diagram del generador de paridad par.
Este circuito consta de dos Exclusive-OR gatesteniendo dos entradas cada uno. La primera puerta O exclusivo tiene dos entradas W y X y produce una salida W ⊕ X. Esta salida se da como una entrada de la segunda puerta O exclusivo. La otra entrada de esta segunda puerta OR exclusivo es Y y produce una salida de W ⊕ X ⊕ Y.
Generador de paridad impar
Si hay un número par de unos presentes en la entrada, entonces un bit de paridad impar, P debería ser '1' para que la palabra resultante contenga un número impar de unos. Para otras combinaciones de entrada, bit de paridad impar, P debe ser '0'.
Siga el mismo procedimiento del generador de paridad par para implementar el generador de paridad impar. loscircuit diagram del generador de paridad impar se muestra en la siguiente figura.
El diagrama de circuito anterior consta de una puerta Ex-OR en el primer nivel y una puerta Ex-NOR en el segundo nivel. Dado que la paridad impar es justamente opuesta a la paridad par, podemos colocar un inversor en la salida del generador de paridad par. En ese caso, el primer y segundo nivel contienen una puerta ExOR en cada nivel y el tercer nivel consta de un inversor.
Comprobador de paridad
Hay dos tipos de verificadores de paridad según el tipo de paridad que se debe verificar. Even parity checkercomprueba el error en los datos transmitidos, que contienen bits de mensaje junto con paridad par. Similar,odd parity checker comprueba el error en los datos transmitidos, que contienen bits de mensaje junto con paridad impar.
Incluso el verificador de paridad
Ahora, implementemos un circuito de verificación de paridad par. Suponga una entrada binaria de 3 bits, WXY se transmite junto con un bit de paridad par, P. Entonces, la palabra (datos) resultante contiene 4 bits, que se recibirán como la entrada del verificador de paridad par.
Genera una even parity check bit, E. Este bit será cero si los datos recibidos contienen un número par de unos. Eso significa que no hay ningún error en los datos recibidos. Este bit de verificación de paridad par será uno, si los datos recibidos contienen un número impar de unos. Eso significa que hay un error en los datos recibidos.
La siguiente tabla muestra la Truth table de un verificador de paridad par.
Datos recibidos de 4 bits WXYP | Parity Check bit E |
---|---|
0000 | 0 |
0001 | 1 |
0010 | 1 |
0011 | 0 |
0100 | 1 |
0101 | 0 |
0110 | 0 |
0111 | 1 |
1000 | 1 |
1001 | 0 |
1010 | 0 |
1011 | 1 |
1100 | 0 |
1101 | 1 |
1110 | 1 |
1111 | 0 |
De la tabla de Verdad anterior, podemos observar que el valor del bit de verificación de paridad par es '1', cuando hay un número impar de unos presentes en los datos recibidos. Eso significa que la función booleana del bit de verificación de paridad par es unodd function. La función OR exclusivo satisface esta condición. Por tanto, podemos escribir directamente elBoolean function del bit de control de paridad par como
$$ E = W \ oplus X \ oplus Y \ oplus P $$
La siguiente figura muestra el circuit diagram del verificador de paridad par.
Este circuito consta de tres Exclusive-OR gatesteniendo dos entradas cada uno. Las puertas del primer nivel producen salidas de $ W \ oplus X $ & $ Y \ oplus P $. La puerta OR exclusivo, que está en el segundo nivel, produce una salida de $ W \ oplus X \ oplus Y \ oplus P $
Comprobador de paridad impar
Suponga una entrada binaria de 3 bits, WXY se transmite junto con el bit de paridad impar, P. Por lo tanto, la palabra resultante (datos) contiene 4 bits, que se recibirán como la entrada del verificador de paridad impar.
Genera una odd parity check bit, E. Este bit será cero, si los datos recibidos contienen un número impar de unos. Eso significa que no hay ningún error en los datos recibidos. Este bit de verificación de paridad impar será uno, si los datos recibidos contienen un número par de unos. Eso significa que hay un error en los datos recibidos.
Siga el mismo procedimiento de un verificador de paridad par para implementar un verificador de paridad impar. loscircuit diagram del verificador de paridad impar se muestra en la siguiente figura.
El diagrama de circuito anterior consta de puertas Ex-OR en el primer nivel y una puerta Ex-NOR en el segundo nivel. Dado que la paridad impar es exactamente opuesta a la paridad par, podemos colocar un inversor en la salida del verificador de paridad par. En ese caso, el primer, segundo y tercer nivel contienen dos puertas Ex-OR, una puerta Ex-OR y un inversor respectivamente.