Circuitos digitales - Cierres
Hay dos tipos de elementos de memoria según el tipo de disparo que sea adecuado para operarlo.
- Latches
- Flip-flops
Los pestillos funcionan con la señal de habilitación, que es level sensitive. Mientras que las sandalias son sensibles a los bordes. Discutiremos sobre chanclas en el próximo capítulo. Ahora, hablemos sobre SR Latch & D Latch uno por uno.
SR Latch
SR Latch también se llama Set Reset Latch. Este pestillo afecta a las salidas siempre que la habilitación, E se mantenga en '1'. loscircuit diagram de SR Latch se muestra en la siguiente figura.
Este circuito tiene dos entradas S y R y dos salidas Q (t) y Q (t) '. losupper NOR gate tiene dos entradas R & complemento del estado actual, Q (t) 'y produce el siguiente estado, Q (t + 1) cuando se habilita, E es' 1 '.
Del mismo modo, el lower NOR gate tiene dos entradas S & estado presente, Q (t) y produce complemento del siguiente estado, Q (t + 1) 'cuando se habilita, E es' 1 '.
Sabemos que un 2-input NOR gateproduce una salida, que es el complemento de otra entrada cuando una de las entradas es '0'. De manera similar, produce una salida '0', cuando una de las entradas es '1'.
Si S = 1, entonces el siguiente estado Q (t + 1) será igual a '1' independientemente del estado actual, los valores de Q (t).
Si R = 1, entonces el siguiente estado Q (t + 1) será igual a '0' independientemente del estado actual, los valores de Q (t).
En cualquier momento, solo de esas dos entradas debe ser '1'. Si ambas entradas son '1', entonces el valor del siguiente estado Q (t + 1) no está definido.
La siguiente tabla muestra la state table del pestillo SR.
S | R | Q (t + 1) |
---|---|---|
0 | 0 | Q (t) |
0 | 1 | 0 |
1 | 0 | 1 |
1 | 1 | - |
Por lo tanto, SR Latch realiza tres tipos de funciones como Hold, Set & Reset según las condiciones de entrada.
D Pestillo
Hay un inconveniente de SR Latch. Ese es el siguiente valor de estado que no se puede predecir cuando ambas entradas S y R son una. Entonces, podemos superar esta dificultad con D Latch. También se denomina Data Latch. loscircuit diagram de D Latch se muestra en la siguiente figura.
Este circuito tiene una entrada D y dos salidas Q (t) y Q (t) '. D Latch se obtiene de SR Latch colocando un inversor entre las entradas S amp; & R y conectando la entrada D a S. Eso significa que eliminamos las combinaciones de S & R que tienen el mismo valor.
Si D = 0 → S = 0 & R = 1, entonces el siguiente estado Q (t + 1) será igual a '0' independientemente del estado actual, los valores de Q (t). Esto corresponde a la segunda fila de la tabla de estado SR Latch.
Si D = 1 → S = 1 & R = 0, entonces el siguiente estado Q (t + 1) será igual a '1' independientemente del estado actual, los valores de Q (t). Esto corresponde a la tercera fila de la tabla de estado SR Latch.
La siguiente tabla muestra la state table del pestillo D.
re | Q (t + 1) |
---|---|
0 | 0 |
1 | 1 |
Por lo tanto, D Latch Mantiene la información que está disponible en la entrada de datos, D. Eso significa que la salida de D Latch es sensible a los cambios en la entrada, D siempre que la habilitación sea Alta.
En este capítulo, implementamos varios pestillos proporcionando el acoplamiento cruzado entre las puertas NOR. Del mismo modo, puede implementar estos pestillos utilizando puertas NAND.