Diseño VLSI - Circuitos lógicos secuenciales MOS
Los circuitos lógicos se dividen en dos categorías: (a) Circuitos combinacionales y (b) Circuitos secuenciales.
En los circuitos combinacionales, la salida depende solo del estado de las últimas entradas.
En los circuitos secuenciales, la salida depende no solo de las últimas entradas, sino también de la condición de las entradas anteriores. Los circuitos secuenciales contienen elementos de memoria.
Los circuitos secuenciales son de tres tipos:
Bistable- Los circuitos biestables tienen dos puntos de funcionamiento estables y estarán en cualquiera de los estados. Ejemplo: celdas de memoria, pestillos, flip-flops y registros.
Monostable- Los circuitos monoestables tienen un solo punto de operación estable e incluso si son perturbados temporalmente al estado opuesto, regresarán a tiempo a su punto de operación estable. Ejemplo: temporizadores, generadores de impulsos.
Astable- los circuitos no tienen un punto de funcionamiento estable y oscilan entre varios estados. Ejemplo: oscilador de anillo.
Circuitos lógicos CMOS
SR Latch basado en NOR Gate
Si la entrada configurada (S) es igual a la lógica "1" y la entrada de reinicio es igual a la lógica "0." entonces la salida Q será forzada a lógica "1". Mientras que $ \ overline {Q} $ se ve obligado a la lógica"0". Esto significa que se establecerá el pestillo SR, independientemente de su estado anterior.
Del mismo modo, si S es igual a "0" y R es igual a "1" entonces la salida Q se verá forzada a "0" mientras que $ \ overline {Q} $ se ve obligado a "1". Esto significa que el pestillo se restablece, independientemente de su estado anterior. Finalmente, si ambas entradas S y R son iguales a la lógica"1" entonces ambas salidas serán forzadas a lógica "0" que entra en conflicto con la complementariedad de Q y $ \ overline {Q} $.
Por lo tanto, esta combinación de entrada no está permitida durante el funcionamiento normal. La tabla de verdad de SR Latch basado en NOR se da en la tabla.
| S | R | Q | $ \ overline {Q} $ | Operación |
|---|---|---|---|---|
| 0 | 0 | Q | $ \ overline {Q} $ | Sostener |
| 1 | 0 | 1 | 0 | Conjunto |
| 0 | 1 | 0 | 1 | Reiniciar |
| 1 | 1 | 0 | 0 | No permitido |
El pestillo CMOS SR basado en la puerta NOR se muestra en la figura que se muestra a continuación.
Si S es igual a V OH y R es igual a V OL , ambos transistores conectados en paralelo M1 y M2 estarán en ON. El voltaje en el nodo $ \ overline {Q} $ asumirá un nivel lógico bajo de V OL = 0.
Al mismo tiempo, tanto M3 como M4 se apagan, lo que da como resultado un voltaje lógico alto V OH en el nodo Q.Si el R es igual a V OH y el S es igual a V OL , M1 y M2 se apagan y M3 y M4 encendidos.
SR Latch basado en NAND Gate
El diagrama de bloques y el esquema del nivel de la puerta del pestillo SR basado en NAND se muestran en la figura. Los círculos pequeños en los terminales de entrada S y R representan que el circuito responde a señales de entrada bajas activas. La tabla de verdad del pestillo SR basado en NAND se proporciona en la tabla
| S | R | Q | Q ′ | |
| 0 | 0 | CAROLINA DEL NORTE | CAROLINA DEL NORTE | Ningún cambio. Latch permaneció en el estado actual. |
| 1 | 0 | 1 | 0 | Pestillo SET. |
| 0 | 1 | 0 | 1 | Pestillo RESET. |
| 1 | 1 | 0 | 0 | Condición no válida. |
Si S va a 0 (mientras que R = 1), Q va alto, tirando de $ \ overline {Q} $ bajo y el pestillo entra en estado Set
S = 0 entonces Q = 1 (si R = 1)
Si R va a 0 (mientras S = 1), Q sube, tira de $ \ overline {Q} $ bajo y el pestillo se reinicia
R = 0 entonces Q = 1 (si S = 1)
El estado de retención requiere que tanto S como R sean altos. Si S = R = 0, la salida no está permitida, ya que daría lugar a un estado indeterminado. CMOS SR Latch basado en NAND Gate se muestra en la figura.
El pestillo nMOS SR de carga de agotamiento basado en la puerta NAND se muestra en la figura. El funcionamiento es similar al del pestillo CMOS NAND SR. La implementación del circuito CMOS tiene una baja disipación de potencia estática y un alto margen de ruido.
Circuitos lógicos CMOS
Pestillo SR sincronizado
La figura muestra un pestillo SR basado en NOR con un reloj agregado. El pestillo responde a las entradas S y R solo cuando CLK es alto.
Cuando CLK es bajo, el pestillo conserva su estado actual. Observe que Q cambia de estado -
- Cuando S sube durante CLK positivo.
- En el borde CLK de entrada después de cambios en S & R durante el tiempo bajo de CLK.
- Un error positivo en S mientras CLK es alto
- Cuando R sube durante CLK positivo.
La implementación de CMOS AOI del pestillo SR basado en NOR sincronizado se muestra en la figura. Tenga en cuenta que solo se requieren 12 transistores.
Cuando CLK es bajo, dos terminales en serie en el árbol N N están abiertos y dos transistores paralelos en el árbol P están ENCENDIDOS, conservando así el estado en la celda de memoria.
Cuando el reloj está alto, el circuito se convierte simplemente en un pestillo CMOS basado en NOR que responderá a las entradas S y R.
Clocked SR Latch based on NAND Gate
El circuito se implementa con cuatro puertas NAND. Si este circuito se implementa con CMOS, entonces requiere 16 transistores.
- El pestillo responde a S o R solo si CLK es alto.
- Si ambas señales de entrada y las señales CLK están activas en alto: es decir, la salida de enclavamiento Q se establecerá cuando CLK = "1" S = "1" y R = "0"
- Del mismo modo, el pestillo se restablecerá cuando CLK = "1," S = "0" y
Cuando CLK es bajo, el pestillo conserva su estado actual.
Pestillo JK cronometrado
La figura anterior muestra un pestillo JK sincronizado, basado en puertas NAND. La desventaja de un pestillo SR es que cuando tanto S como R son altos, su estado de salida se vuelve indeterminado. El pestillo JK elimina este problema mediante el uso de retroalimentación de salida a entrada, de modo que todos los estados de entrada de la tabla de verdad son permitidos. Si J = K = 0, el pestillo mantendrá su estado actual.
Si J = 1 y K = 0, el pestillo se establecerá en el siguiente borde del reloj en sentido positivo, es decir, Q = 1, $ \ overline {Q} $ = 0
Si J = 0 y K = 1, el pestillo se reiniciará en el siguiente borde del reloj que va a positivo, es decir, Q = 1 y $ \ overline {Q} $ = 0.
Si J = K = 1, el pestillo se alternará en el siguiente borde de reloj positivo
El funcionamiento del pestillo JK sincronizado se resume en la tabla de verdad proporcionada en la tabla.
J |
K |
Q |
$ \ overline {Q} $ | S |
R |
Q |
$ \ overline {Q} $ | Operation |
| 0 | 0 | 0 | 1 | 1 | 1 | 0 | 1 | Sostener |
| 1 | 0 | 1 | 1 | 1 | 0 | |||
| 0 | 1 | 0 | 1 | 1 | 1 | 0 | 1 | Reiniciar |
| 1 | 0 | 1 | 0 | 0 | 1 | |||
| 1 | 0 | 0 | 1 | 0 | 1 | 1 | 0 | Conjunto |
| 1 | 0 | 1 | 1 | 1 | 0 | |||
| 1 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | palanca |
| 1 | 0 | 1 | 0 | 0 | 1 |
Implementación de CMOS D Latch
El pestillo D normalmente se implementa con interruptores de puerta de transmisión (TG) como se muestra en la figura. La entrada TG se activa con CLK mientras que el bucle de retroalimentación de pestillo TG se activa con CLK. La entrada D se acepta cuando CLK es alto. Cuando CLK baja, la entrada está en circuito abierto y el pestillo se establece con los datos anteriores D.