Circuitos lógicos MOS combinacionales

Los circuitos o puertas lógicas combinacionales, que realizan operaciones booleanas en múltiples variables de entrada y determinan las salidas como funciones booleanas de las entradas, son los bloques de construcción básicos de todos los sistemas digitales. Examinaremos configuraciones de circuitos simples como puertas NAND y NOR de dos entradas y luego expandiremos nuestro análisis a casos más generales de estructuras de circuitos de múltiples entradas.

A continuación, los circuitos lógicos CMOS se presentarán de manera similar. Destacaremos las similitudes y diferencias entre la lógica de carga de agotamiento de nMOS y los circuitos lógicos CMOS y señalaremos las ventajas de las puertas CMOS con ejemplos. En su forma más general, un circuito lógico combinacional, o puerta, que realiza una función booleana se puede representar como un sistema de entrada única y salida múltiple, como se muestra en la figura.

Los voltajes de nodo, referidos al potencial de tierra, representan todas las variables de entrada. Utilizando la convención de lógica positiva, el valor booleano (o lógico) de "1" se puede representar con un voltaje alto de VDD, y el valor booleano (o lógico) de "0" se puede representar con un voltaje bajo de 0. La salida El nodo está cargado con una capacitancia C L , que representa las capacitancias combinadas del dispositivo parásito en el circuito.

Circuitos lógicos CMOS

Puerta NOR de dos entradas CMOS

El circuito consta de una red n conectada en paralelo y una red p complementaria conectada en serie. Los voltajes de entrada V X y V Y se aplican a las puertas de un transistor nMOS y un pMOS.

Cuando una o ambas entradas son altas, es decir, cuando la red n crea una ruta conductora entre el nodo de salida y el suelo, la red p se corta. Si ambos voltajes de entrada son bajos, es decir, el n-net está cortado, entonces el p-net crea una ruta conductora entre el nodo de salida y el voltaje de suministro.

Para cualquier combinación de entrada dada, la estructura del circuito complementario es tal que la salida está conectada a V DD oa tierra a través de una ruta de baja resistencia y no se establece una ruta de corriente continua entre el V DD y tierra para ninguna combinación de entrada. El voltaje de salida del CMOS, la puerta NOR de dos entradas obtendrá un voltaje lógico bajo de V OL = 0 y un voltaje lógico alto de V OH = V DD . La ecuación de la tensión umbral de conmutación V th viene dada por

$$ V_ {th} \ left (NOR2 \ right) = \ frac {V_ {T, n} + \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n}} \ izquierda (V_ {DD} - \ izquierda | V_ {T, p} \ derecha | \ derecha)}} {1+ \ frac {1} {2} \ sqrt {\ frac {k_ {p}} {k_ {n }}}} $$

Disposición de la puerta NOR de 2 entradas CMOS

La figura muestra un diseño de muestra de la puerta NOR de 2 entradas CMOS, utilizando metal de una sola capa y polisilicio de una sola capa. Las características de este diseño son:

  • Polilíneas verticales únicas para cada entrada
  • Formas activas únicas para dispositivos N y P, respectivamente
  • Autobuses metálicos en horizontal

El diagrama de barras para la puerta CMOS N0R2 se muestra en la figura que se muestra a continuación; que corresponde directamente al diseño, pero no contiene información W y L. Las áreas de difusión están representadas por rectángulos, las conexiones metálicas y las líneas y círculos sólidos, respectivamente, representan contactos, y las tiras sombreadas representan las columnas de polisilicio. El diagrama de barras es útil para planificar una topología de diseño óptima.

Puerta NAND de dos entradas CMOS

El diagrama de circuito de la puerta CMOS NAND de dos entradas se muestra en la siguiente figura.

El principio de funcionamiento del circuito es dual exacto del funcionamiento NOR de dos entradas CMOS. El n-net que consta de dos transistores nMOS conectados en serie crea una ruta conductora entre el nodo de salida y la tierra, si ambos voltajes de entrada son lógicamente altos. Ambos transistores pMOS conectados en paralelo en p-net estarán apagados.

Para todas las demás combinaciones de entrada, uno o ambos transistores pMOS se encenderán, mientras que p - net se cortará, creando así una ruta de corriente entre el nodo de salida y el voltaje de la fuente de alimentación. El umbral de conmutación para esta puerta se obtiene como:

$$ V_ {th} \ left (NAND2 \ right) = \ frac {V_ {T, n} +2 \ sqrt {\ frac {k_ {p}} {k_ {n}} \ left (V_ {DD} - \ left | V_ {T, p} \ right | \ right)}} {1 + 2 \ sqrt {\ frac {k_ {p}} {k_ {n}}}} $$

Las características de este diseño son las siguientes:

  • Las líneas individuales de polisilicio para las entradas se ejecutan verticalmente a través de las regiones activas N y P.
  • Las formas activas únicas se utilizan para construir dispositivos nMOS y ambos dispositivos pMOS.
  • La transmisión de energía se ejecuta horizontalmente en la parte superior e inferior del diseño.
  • Los cables de salida son horizontales para una fácil conexión al circuito vecino.

Circuitos lógicos complejos

Puerta lógica compleja de carga de agotamiento NMOS

Para realizar funciones complejas de múltiples variables de entrada, las estructuras de circuito básicas y los principios de diseño desarrollados para NOR y NAND se pueden extender a puertas lógicas complejas. La capacidad de realizar funciones lógicas complejas, utilizando una pequeña cantidad de transistores es una de las características más atractivas de los circuitos lógicos nMOS y CMOS. Considere la siguiente función booleana como ejemplo.

$$ \ overline {Z = P \ left (S + T \ right) + QR} $$

La puerta lógica compleja de carga de agotamiento nMOS utilizada para realizar esta función se muestra en la figura. En esta figura, la rama izquierda del controlador nMOS de tres transistores del controlador se utiliza para realizar la función lógica P (S + T), mientras que la rama del lado derecho realiza la función QR. Conectando las dos ramas en paralelo y colocando el transistor de carga entre el nodo de salida y la tensión de alimentaciónVDD,obtenemos la función compleja dada. Cada variable de entrada se asigna a un solo controlador.

La inspección de la topología del circuito proporciona principios de diseño simples de la red desplegable:

  • Las operaciones OR se realizan mediante controladores conectados en paralelo.
  • Las operaciones Y se realizan mediante controladores conectados en serie.
  • La inversión la proporciona la naturaleza del funcionamiento del circuito MOS.

Si todas las variables de entrada tienen un nivel lógico alto en el circuito que realiza la función, el controlador equivalente (W/L) La relación de la red desplegable que consta de cinco transistores nMOS es

$$ \ frac {W} {L} = \ frac {1} {\ frac {1} {\ left (W / L \ right) Q} + \ frac {1} {\ left (W / L \ right) R}} + \ frac {1} {\ frac {1} {\ left (W / L \ right) P} + \ frac {1} {\ left (W / L \ right) S + \ left (W / L \ right) Q}} $$

Puertas lógicas CMOS complejas

La realización de la red n-net, o red desplegable, se basa en los mismos principios de diseño básicos examinados para la compuerta lógica compleja de carga de agotamiento nMOS. La red pull-up pMOS debe ser la red dual de la n-net.

Significa que todas las conexiones en paralelo en la red nMOS corresponderán a una conexión en serie en la red pMOS, y todas las conexiones en serie en la red nMOS corresponden a una conexión en paralelo en la red pMOS. La figura muestra una construcción simple del gráfico doble p-net (pull-up) del gráfico n-net (pull-down).

Cada transistor controlador en la red desplegable se muestra con ai y cada nodo se muestra con un vértice en el gráfico desplegable. A continuación, se crea un nuevo vértice dentro de cada área confinada en el gráfico de extracción, y los vértices vecinos están conectados por bordes que cruzan cada borde en el gráfico desplegable solo una vez. Este nuevo gráfico muestra la red de pull-up.

Técnica de diseño utilizando el método gráfico de Euler

La figura muestra la implementación CMOS de una función compleja y su diagrama de palo hecho con un orden de puerta arbitrario que da un diseño muy no óptimo para la puerta CMOS.

En este caso, la separación entre las columnas de polisilicio debe permitir la separación de difusión a difusión entre ellas. Esto ciertamente consume una cantidad considerable de área de silicio adicional.

Utilizando el camino de Euler, podemos obtener un diseño óptimo. La ruta de Euler se define como una ruta ininterrumpida que atraviesa cada borde (rama) del gráfico exactamente una vez. Encuentre la ruta de Euler tanto en el gráfico de árbol desplegable como en el gráfico de árbol desplegable con un orden idéntico de las entradas.